Ifølge rapporter er TSMC ved at afslutte forskningen og udviklingen af panelniveau avanceret chipemballage (PLP) og planlægger at starte småskala produktion omkring 2027.
For at imødekomme efterspørgslen efter mere kraftfulde kunstige intelligenschips bruger panelniveau avanceret chipemballage firkantede underlag, der kan rumme flere halvledere i stedet for traditionelle 300 mm cirkulære underlag.
To kilder afslørede, at den første generation af TSMCs nye emballageteknologi vil bruge 310 mm x 310 mm underlag.Dette er meget mindre end den 510 mm x 515 mm størrelse, der tidligere blev testet af chipproducenter, men giver stadig mere overfladeareal end traditionelle cirkulære skiver.
TSMC fremskynder dens udviklingsfremskridt.Kilden sagde, at virksomheden bygger en pilotproduktionslinje i Taoyuan City, Taiwan, Kina, med det mål at starte små produktion omkring 2027.
Verdens største chipemballage- og testleverandør, Riyueguang, bekræftede tidligere, at det bygger en panelniveau -chipemballagelinie ved hjælp af 600 mm × 600 mm underlag.Men da det fik at vide, at TSMCs startstørrelse var relativt lille, besluttede den at opbygge en anden prøveproduktionslinje i Kaohsiung med samme størrelse som TSMC.
Chipemballage blev engang anset for at have lavere tekniske krav end chipproduktion.For kunstig intelligens computing chips er avancerede emballagemetoder som TSMC Cowos Chip Packaging Technology imidlertid blevet lige så vigtig som chipfremstilling.Dette skyldes, at avanceret emballageknologi kan integrere GPU'er, CPU'er og høj båndbreddehukommelse (HBM) i en enkelt supercomputer, såsom Nvidia's Blackwell.Broadcom, Amazon, Google og AMD er også afhængige af TSMCs Cowos -teknologi for at imødekomme deres chipemballagebehov.
